内容介绍：6.6 用Verilog HDL描述时序逻辑电路6.6.1 移位寄存器的Verilog建模 6.6.2 计数器的Verilog建模 6.6.3 状态图的Verilog建模6.6.1 移位寄存器的Verilog建模用行为级描述always描述一个４位双向移位寄存 器，与P285图6.5.7或表6.5.4所示电路功能类似。module shift74x194 (S1, S0, D, Dsl, Dsr,