内容介绍：5.5 用Verilog HDL描述锁存器和触发器5.5.1 时序电路建模基础 5.5.2 锁存器和触发器的Verilog建模5.5.1 时序电路建模基础Verilog行为级描述用关键词initial或always，但 initial是面向仿真，不能用于逻辑综合，本书不介绍。 always是无限循环语句，其用法为：always＠(事件控制表达式（或敏感事件表)） begin块内局部变量的定义； 过